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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (3/6): memoria, biestables D y registros

El alumnado usa procesos con reloj en VHDL para construir un biestable D y un registro de 8 bits, y verifica la memoria en hardware real.

  • Explicar por qué la lógica secuencial necesita memoria y la combinacional no.
  • Describir un biestable D como muestreo y retención en el flanco del reloj, con reset síncrono.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 40 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (4/6): contadores y registros opcionales de desplazamiento

El alumnado construye un contador y un divisor de reloj en VHDL, y prueba extensiones opcionales BCD y de desplazamiento si hay tiempo.

  • Explicar qué hace un divisor de reloj y usarlo para que el comportamiento de 50 MHz sea visible en cámara.
  • Construir un contador de 4 bits y leer su valor en LED y en un display de 7 segmentos.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (5/6): máquinas de estados finitos

El alumnado construye y modifica una FSM Moore de semáforo en la DE1-SoC, con un detector Mealy opcional.

  • Explicar qué es una máquina de estados finitos en términos de estados, transiciones y salidas.
  • Explicar por qué el semáforo es una máquina Moore y reconocer un detector Mealy como extensión opcional.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (6/6): capstone de FSM, una máquina expendedora

El alumnado construye una FSM de máquina expendedora en VHDL, prueba caminos de crédito en hardware y prueba checkpoints opcionales de devolución de cambio si hay tiempo.

  • Ejecutar y explicar una máquina de estados finitos no trivial en hardware real.
  • Construir un controlador de máquina expendedora cuyo estado es el crédito acumulado.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Ensino médio técnico, formação profissional inicial ou primeiros cursos técnicos
  • Português (Brasil)

Lógica digital na DE1-SoC (1/6): suas primeiras portas em hardware real

Escreva portas lógicas em Verilog, sintetize e envie o projeto para uma DE1-SoC real e verifique a tabela-verdade com chaves e LEDs físicos.

  • Explicar que Verilog descreve hardware, e não um programa executado linha por linha.
  • Usar o fluxo de trabalho da DE1-SoC no LabsLand: editar, sintetizar, enviar e observar.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (2/6): tabelas-verdade, SOP/POS, mapas de Karnaugh e um multiplexador

Relacione tabelas-verdade, formas booleanas, mapas de Karnaugh e multiplexadores e teste lógica combinacional minimizada na DE1-SoC.

  • Obter as formas soma de produtos (SOP) e produto de somas (POS) a partir de uma tabela-verdade.
  • Minimizar uma função booleana com um mapa de Karnaugh e extrair a expressão simplificada.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (3/6): memória — flip-flops e registradores

Construa flip-flops D e registradores em Verilog, teste o comportamento de clock e reset e diferencie lógica combinacional de estado armazenado.

  • Explicar por que a lógica sequencial precisa de memória e a lógica combinacional não.
  • Descrever um flip-flop D como amostragem e retenção na borda do clock, com reset síncrono.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 65 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (4/6): contadores e registradores de deslocamento

Implemente contadores e registradores de deslocamento em Verilog, observe padrões sequenciais nos LEDs e explique atualizações acionadas por clock no hardware.

  • Explicar o que faz um divisor de clock e usá-lo para tornar o comportamento a 50 MHz visível aos olhos e à câmera.
  • Construir um contador de 4 bits e ler seu valor nos LEDs e em um display de sete segmentos.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (5/6): máquinas de estados finitos

Projete uma máquina de estados finitos para controlar saídas como um semáforo, sintetize-a e verifique as transições de estado na DE1-SoC.

  • Explicar uma máquina de estados finitos em termos de estados, transições e saídas.
  • Distinguir máquinas de Moore, cujas saídas dependem do estado, de máquinas de Mealy, cujas saídas dependem do estado e das entradas.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 75 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC (6/6): projeto final de FSM — máquina de venda automática

Projete, sintetize e amplie uma FSM de máquina de venda automática na DE1-SoC, testando moedas, reset, liberação, troco e crédito nos displays.

  • Projetar e ampliar uma máquina de estados finitos não trivial em hardware real.
  • Construir um controlador de máquina de venda cujo estado represente o crédito acumulado.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (1/6): suas primeiras portas em hardware real

Escreva portas lógicas em VHDL, sintetize e envie o projeto para uma DE1-SoC real e verifique a tabela-verdade com chaves e LEDs físicos.

  • Explicar que VHDL descreve hardware, e não um programa executado passo a passo.
  • Usar o fluxo VHDL da DE1-SoC no LabsLand: editar, sintetizar, enviar e observar.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (2/6): tabelas-verdade, SOP, mapas de Karnaugh e extensões opcionais

Implemente em VHDL uma função booleana como SOP canônica, minimize-a com um mapa de Karnaugh e, se houver tempo, experimente extensões POS, MUX e display de 7 segmentos.

  • Obter uma soma de produtos (SOP) canônica a partir de uma tabela-verdade.
  • Minimizar uma função booleana com um mapa de Karnaugh e interpretar a expressão simplificada.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (3/6): memória — flip-flops e registradores

Use processos VHDL sincronizados para construir um flip-flop D e um registrador de 8 bits e comprovar o comportamento de memória no hardware real.

  • Explicar por que a lógica sequencial precisa de memória, ao contrário da lógica combinacional.
  • Descrever o flip-flop D como amostragem e retenção na borda de clock, com reset síncrono.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 40 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (4/6): contadores e registradores de deslocamento opcionais

Construa em VHDL um contador com divisor de clock e, se houver tempo, explore extensões opcionais com BCD e registradores de deslocamento.

  • Explicar a função de um divisor de clock e usá-lo para tornar visível o comportamento de 50 MHz.
  • Construir um contador de 4 bits e ler seu valor nos LEDs e em um display de sete segmentos.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (5/6): máquinas de estados finitos

Construa e modifique uma FSM de Moore para um semáforo na DE1-SoC, com uma extensão opcional de detector Mealy.

  • Explicar uma máquina de estados finitos em termos de estados, transições e saídas.
  • Explicar por que o controlador de semáforo é uma máquina de Moore e reconhecer um detector de Mealy como extensão opcional.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (6/6): projeto final de FSM — máquina de venda automática

Construa uma FSM VHDL de máquina de venda automática, teste os caminhos de crédito no hardware e, se houver tempo, experimente checkpoints opcionais.

  • Executar e explicar uma máquina de estados finitos não trivial em hardware real.
  • Construir um controlador de máquina de venda cujo estado represente o crédito acumulado.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Menengah atas teknikal, latihan vokasional awal atau kursus teknikal peringkat awal
  • Bahasa Melayu

Logik digital pada DE1-SoC (1/6): gerbang pertama anda pada perkakasan sebenar

Tulis gerbang logik dalam Verilog, jalankan sintesis dan muat naik reka bentuk ke DE1-SoC sebenar, kemudian sahkan jadual kebenaran dengan suis dan LED fizikal.

  • Menerangkan bahawa Verilog menghuraikan perkakasan, bukan atur cara yang berjalan baris demi baris.
  • Menggunakan aliran kerja DE1-SoC LabsLand: edit, jalankan sintesis, muat naik dan perhatikan.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (2/6): jadual kebenaran, SOP/POS, peta Karnaugh dan pemultipleks

Hubungkan jadual kebenaran, bentuk Boolean, peta Karnaugh dan pemultipleks, kemudian uji logik gabungan minimum pada DE1-SoC.

  • Terbitkan bentuk jumlah hasil darab (SOP) dan hasil darab jumlah (POS) daripada jadual kebenaran.
  • Minimumkan fungsi Boolean dengan peta Karnaugh dan dapatkan ungkapan ringkas.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (3/6): ingatan — flip-flop dan daftar

Bina flip-flop D dan daftar dalam Verilog, uji tingkah laku jam dan set semula, serta bezakan logik gabungan daripada keadaan tersimpan.

  • Menerangkan sebab logik jujukan memerlukan ingatan manakala logik gabungan tidak.
  • Menghuraikan flip-flop D sebagai sampel dan tahan pada pinggir jam, dengan set semula segerak.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 65 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (4/6): pembilang dan daftar anjakan

Laksanakan pembilang dan daftar anjakan dalam Verilog, perhatikan corak LED berjujukan dan terangkan kemas kini berjam pada perkakasan.

  • Menerangkan fungsi pembahagi jam dan menggunakannya untuk menjadikan tingkah laku 50 MHz kelihatan kepada mata dan kamera.
  • Membina pembilang 4 bit dan membaca nilainya pada LED serta paparan tujuh segmen.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (5/6): mesin keadaan terhingga

Reka mesin keadaan terhingga untuk mengawal output seperti lampu isyarat, sintesiskannya dan sahkan peralihan keadaan pada DE1-SoC.

  • Menerangkan mesin keadaan terhingga dari segi keadaan, peralihan dan output.
  • Membezakan mesin Moore, dengan output daripada keadaan, dan mesin Mealy, dengan output daripada keadaan serta input.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 75 min
  • Prasiswazah pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (6/6): projek kemuncak FSM — mesin layan diri

Reka bentuk, sintesis dan kembangkan FSM mesin layan diri pada DE1-SoC sambil menguji syiling, set semula, pengeluaran barang, baki dan kredit pada paparan.

  • Mereka bentuk dan mengembangkan mesin keadaan terhingga yang bukan remeh pada perkakasan sebenar.
  • Membina pengawal mesin layan diri yang keadaannya mewakili kredit terkumpul.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Prasiswazah, peringkat pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC dengan VHDL (1/6): gerbang pertama anda pada perkakasan sebenar

Tulis gerbang logik dalam VHDL, jalankan sintesis dan muat naik reka bentuk ke DE1-SoC sebenar, kemudian sahkan jadual kebenaran dengan suis dan LED fizikal.

  • Menerangkan bahawa VHDL menghuraikan perkakasan, bukan atur cara yang berjalan langkah demi langkah.
  • Menggunakan aliran kerja VHDL DE1-SoC LabsLand: edit, jalankan sintesis, muat naik dan perhatikan.

Inclui perguntas e campos de resposta para os estudantes.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Prasiswazah peringkat pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC dengan VHDL (2/6): jadual kebenaran, SOP, peta Karnaugh dan sambungan pilihan

Laksanakan fungsi Boolean dalam VHDL sebagai SOP kanonik, minimumkannya dengan peta Karnaugh dan, jika sempat, cuba sambungan POS, MUX dan paparan 7 segmen.

  • Menerbitkan bentuk jumlah hasil darab (SOP) kanonik daripada jadual kebenaran.
  • Meminimumkan fungsi Boolean dengan peta Karnaugh dan mentafsir ungkapan ringkas.

Inclui perguntas e campos de resposta para os estudantes.

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