- Altera DE1-SoC
- 55 min
- Prasiswazah peringkat pengenalan
- Bahasa Melayu
Logik digital pada DE1-SoC dengan VHDL (3/6): ingatan — flip-flop dan daftar
Gunakan proses VHDL berjam untuk membina flip-flop D dan daftar 8 bit, kemudian sahkan tingkah laku ingatan pada perkakasan sebenar.
- Menerangkan sebab logik jujukan memerlukan ingatan sedangkan logik gabungan tidak.
- Menerangkan flip-flop D sebagai sampel dan tahan pada pinggir jam, dengan set semula segerak.
Inclui perguntas e campos de resposta para os estudantes.