Students use the remote Newton's Cradle lab to observe 1-, 2-, 3-, and 4-ball releases, explain the pattern with momentum and kinetic energy, and distinguish an ideal model from real video evidence.
Observe what happens when 1, 2, 3, and 4 balls are released in a real remote Newton's Cradle.
Record how many balls leave after the collision and rate confidence in the observation.
Ikasleek Newtonen penduluaren urrutiko laborategian bola 1, 2, 3 eta 4 askatzean gertatzen dena behatzen dute, eredua higidura-kantitatearen eta energia zinetikoaren bidez azaltzeko eta eredu ideala benetako bideotik bereizteko.
Benetako urrutiko laborategian Newtonen penduluaren bola 1, 2, 3 eta 4 askatzean zer gertatzen den behatzea.
Talkaren ondoren urruntzen diren bolak zenbatzea eta behaketarekiko konfiantza baloratzea.
Ireki Nios V Upload (.elf) for DE1-SoC, exekutatu aurrez konpilatutako hello.elf programa eta jaso benetako plakaren JTAG UART terminaleko Hello from Nios V lerroa exekuzioaren ebidentzia gisa.
Aurrez konpilatutako ELF bat DE1-SoC plakaren Nios V sistema finkoan exekutatzea.
Nios V FPGAren barruan inplementatutako RISC-V soft-core CPU gisa identifikatzea.
Aldatu C kodea Nios V sistemako memorian mapatutako sarrera/irteerak kontrolatzeko: irakurri NSW0..NSW9 kontrol logikoak, kontrolatu LEDak eta azaldu helbideek nola lotzen dituzten kodea eta hardwarea.
Aldatu sarrera/irteerak RISC-V mihiztadura-lengoaian, aztertu kargatze- eta biltegiratze-instrukzioak eta probatu urruneko NSW etengailuen egoera nola islatzen den DE1-SoC plakaren LEDetan.
RISC-V mihiztadura-programa Nios V-rako konpilatu, haren ELF fitxategia sortu eta DE1-SoC plakan exekutatzea.
Kargatze-, biltegiratze-, desplazamendu-, maskaratze- eta jauzi-instrukzioak C-ko portaerarekin lotzea.
Diseinatu sistema txertatu baterako erabiltzaile-interfaze txiki bat Nios V-rekin: konbinatu NSW sarrerak, LEDR irteerak eta HEX bistaratzailea edo tarte-tenporizadorea. Entregatu kodea eta benetako plakan egindako hiru proben ebidentzia.
Sistema txertatu baterako funtzio erraz bat diseinatzea, memorian mapatutako S/I erabiliz.
C edo RISC-V mihiztadura-lengoaia hautatzea, inplementazio bakoitzaren abantailak eta eragozpenak kontuan hartuta.
El alumnado abre la entrada de carga Nios V Upload (.elf) for DE1-SoC, ejecuta el programa precompilado hello.elf y registra como evidencia la línea Hello from Nios V del terminal JTAG UART de la placa real.
Ejecutar un ELF precompilado en el sistema Nios V fijo de la DE1-SoC.
Identificar Nios V como una CPU soft-core RISC-V implementada dentro de la FPGA.
El alumnado modifica código C para controlar E/S mapeada en memoria en un sistema Nios V, lee los controles lógicos `NSW0..NSW9`, controla los LED y explica cómo las direcciones conectan el código con el hardware.
Usar en C punteros a registros declarados `volatile` para acceder a E/S mapeada en memoria.
Leer los interruptores lógicos de Nios V en LabsLand mediante la ruta GPIO JP1.
El alumnado modifica E/S en ensamblador RISC-V, analiza paso a paso las instrucciones de carga y almacenamiento y prueba cómo los interruptores `NSW` de la interfaz remota se reflejan en los LED de la DE1-SoC.
Compilar un programa en ensamblador RISC-V para Nios V, generar su archivo ELF y ejecutarlo en la DE1-SoC.
Relacionar las instrucciones de carga, almacenamiento, desplazamiento, enmascaramiento y salto con el comportamiento en C.
El alumnado compila y carga ejemplos en C para Nios V destinados a HEX0 y al temporizador de intervalo, y observa el comportamiento de HEX0 y LEDR0 en la DE1-SoC.
Usar los periféricos de visualizador y temporizador mapeados en memoria y validados en el sistema Nios V fijo.
Explicar por qué los visualizadores de siete segmentos necesitan patrones de segmentos codificados.
El alumnado diseña con Nios V una pequeña interfaz de usuario para un sistema embebido, con controles lógicos del laboratorio remoto y salidas visibles en la placa: combina entradas NSW, salidas LEDR y un periférico adicional —visualizador HEX o temporizador de intervalo—, entrega el código y aporta evidencias de tres pruebas realizadas con hardware real.
Diseñar una funcionalidad embebida sencilla mediante E/S mapeada en memoria.
Elegir C o ensamblador RISC-V según las ventajas e inconvenientes de cada implementación.
