Teach Pelajaran dengan makmal jarak jauh

Pelajaran Teach

Nios V pada DE1-SoC (1/5): larian pertama

Buka CodeIDE Nios V pada DE1-SoC, jalankan program siap bina hello.elf dan rekod bukti terminal JTAG UART daripada papan sebenar.

  • Nios V for DE1-SoC
  • 35 min
  • Prasiswazah Sains atau Kejuruteraan Komputer
  • ms-MY
  • Digital systems & FPGA · Embedded systems
Log masuk untuk membuat sesi kelas Ada kod kelas?
Nios V for DE1-SoC
Nios V for DE1-SoC · Butiran makmal

Hasil pembelajaran

  • Menjalankan ELF siap bina pada sistem Nios V tetap dalam DE1-SoC.

  • Mengenal pasti Nios V sebagai CPU teras lembut RISC-V yang dilaksanakan dalam FPGA.

  • Membezakan imej sistem FPGA tetap daripada atur cara ELF pelajar.

  • Menggunakan terminal JTAG UART sebagai output atur cara yang boleh diperhatikan.

Lagi untuk makmal ini

Pratonton aktiviti pelajar

Kandungan aktiviti

Pratonton sahaja. Dalam sesi kelas, pelajar boleh mengisi jawapan dan menyerahkan hasil kerja mereka kepada guru.

1

Sistem FPGA tetap, atur cara dimuat naik

8 min

Matlamat larian pertama ini ialah membuktikan bahawa atur cara yang diketahui boleh berjalan pada pemproses Nios V sebenar di dalam FPGA DE1-SoC dan memahami bahagian sistem yang telah ditetapkan sebelum anda mula menyunting kod dalam pelajaran seterusnya.

FPGA ialah cip yang boleh dikonfigurasi semula: logik dalamannya boleh ditetapkan supaya berfungsi sebagai sistem digital. Dalam makmal ini, FPGA DE1-SoC telah dikonfigurasikan sebagai FPGAcademy DE1-SoC Computer with Nios V. Anda tidak akan memuat naik imej perkakasan .sof tersuai dalam bengkel ini.

RISC-V ialah seni bina set arahan: spesifikasi untuk arahan, daftar dan model pelaksanaan asas yang difahami oleh pemproses serasi. Nios V ialah pelaksanaan teras lembut Intel bagi pemproses RISC-V dalam FPGA. Teras lembut bermaksud CPU dibina daripada logik FPGA dan bukannya cip pemproses tetap yang berasingan.

Dalam pelajaran ini, anda mengawal atur cara perisian yang dipilih: fail ELF Nios V yang telah dibina. Fail .sof menghuraikan sistem perkakasan FPGA — CPU, memori dan persisian dipetakan memori. Fail .elf mengandungi arahan dan data atur cara yang dilaksanakan oleh CPU Nios V dalam sistem perkakasan yang telah dikonfigurasikan itu.

Anda tidak akan menyunting kod sumber dalam pelajaran pertama ini. Penyuntingan bermula dalam Pelajaran 2. Di sini, tujuannya adalah untuk menghubungkan fail yang dimuat naik dengan bukti yang anda lihat: terminal JTAG UART sepatutnya mencetak mesej daripada atur cara.

Fail hello.elf siap bina berasal daripada atur cara kecil seperti ini:

#include <stdio.h>

int main(void) {
    printf("Hello from Nios V\n");
    while (1) {
    }
}

Rujukan berguna:

- Pemproses Intel Nios V
- Gambaran keseluruhan FPGA dan pemproses terbenam Intel
- FPGAcademy DE1-SoC Computer with Nios V
- RISC-V International: tentang RISC-V

Anda tidak perlu membaca semua rujukan itu sebelum meneruskan. Untuk pelajaran pertama ini, penjelasan di atas ialah kandungan yang diperlukan. Pautan tersebut membolehkan anda menyemak kedudukan Nios V, RISC-V dan sistem DE1-SoC FPGAcademy dalam ekosistem yang lebih luas.

Aliran kerja Nios V yang menunjukkan imej perkakasan SOF tetap dan atur cara ELF yang dimuat naik.

Imej perkakasan .sof tetap disediakan di sebelah pelayan. Dalam bengkel ini, tugas anda ialah memilih, membina atau memuat naik atur cara .elf dan memerhatikan tindakannya melalui terminal serta persisian papan.

Dengan kata-kata anda sendiri, apakah perbezaan antara imej sistem .sof tetap dengan atur cara .elf dalam makmal ini?

Atur cara tidak menggerakkan motor atau melukis grafik. Output apakah yang perlu anda cari untuk mengetahui bahawa hello.elf telah berjalan?

2

Jalankan hello.elf

12 min

Buka makmal muat naik Nios V dan gunakan atur cara hello.elf yang telah dimuatkan. Laluan muat naik sahaja ini membolehkan anda memilih dan menjalankan fail ELF; ia tidak memaparkan atau menyunting kod sumber atur cara.

  1. Buka laluan muat naik sahaja Nios V for DE1-SoC.

  2. Pilih hello.elf sebagai atur cara Nios V jika belum dipilih.

  3. Klik Verify program (Sahkan atur cara).

  4. Klik Upload to FPGA (Muat naik ke FPGA).

  5. Tunggu sesi papan dan konsol JTAG UART.

  6. Cari sekurang-kurangnya satu baris Hello from Nios V dalam konsol.

Selepas menjalankan hello.elf, rekod fail yang dipilih, teks tepat yang dilihat dalam konsol, sama ada sesi papan dibuka dan sebarang kelewatan atau masalah.

ELF yang dipilih Teks konsol yang diperhatikan Sesi papan dibuka? Masalah atau kelewatan yang diperhatikan

Rekod baris tepat dalam konsol JTAG UART yang membuktikan ELF telah berjalan. Baris yang dijangka ialah Hello from Nios V. Jika baris yang sama muncul lebih daripada sekali, rekodkan juga; ini boleh berlaku apabila terminal menyambung semula atau atur cara dijalankan semula.

3

Peta aliran kerja

10 min

Aliran muat naik sahaja mempunyai beberapa langkah. Setiap langkah mempunyai tujuannya.

Urutan manakah yang paling tepat menerangkan perkara yang berlaku?

Makmal ini menyediakan binaan, muat naik dan larian serta pemerhatian terminal dan perkakasan. Jenis sokongan nyahpepijat apakah yang tidak termasuk dalam aliran kerja semasa?

4

Rumusan akhir

5 min

Tulis ringkasan tiga ayat tentang aliran kerja makmal: sistem perkakasan yang digunakan, fail yang anda jalankan dan cara anda memerhatikan hasilnya.