Nios V DE1-SoC plakan (2/5): memorian mapatutako S/I C-rekin

Nios V prozesadoreak hardwareko periferikoak memoria-helbideen bidez atzitzen ditu. Memorian mapatutako sarrera/irteera (S/I) deitzen zaio horri. Laborategiko hasierako programak helbide hauek erabiltzen ditu:

• LEDR, 0xFF200000 helbidean: LED gorrien irteera-erregistroa.
• JP1 datu-erregistroa, 0xFF200060 helbidean: LabsLandeko etengailu logikoen sarrera-bidea.
• JP1 noranzko-erregistroa, 0xFF200064 helbidean: GPIO lineak sarrera edo irteera gisa konfiguratzen ditu.
• JTAG UART, 0xFF201000 helbidean: terminaleko irteera, printf bidez.

CPUak helbide horiek irakurri eta idazten ditu memoria arrunta balira bezala, baina FPGAren logikak atzipen bakoitza periferiko batera bideratzen du, ohiko RAM memoriara bideratu ordez. Horrela funtzionatzen du memorian mapatutako S/I sistemak.

Nabigatzaileko kontrolak NSW0..NSW9 dira. Egungo urruneko bidean ez datoz bat 0xFF200040 helbideko SW0..SW9 portu fisikoarekin. NSW kontrol logikoak JP1eko GPIO biten bidez sartzen dira; hasierako programak bit horiek beheko posizioetara desplazatzen ditu LEDen erregistroan idatzi aurretik.

FPGAcademy DE1-SoC Computer with Nios V eskuliburuak Nios V sistemaren diseinu finkoa eta memorian mapatutako periferikoen mapa azaltzen ditu. Jarduera honetan LabsLandek egiaztatutako JP1 bidea erabiliko duzu nabigatzaileko NSW kontroletarako, FPGAcademyren etengailu fisikoen erregistroa zuzenean erabili ordez.

Bit-posizio nagusiak:

• NSW0 JP1eko datuen 5. bitean irakurtzen da, eta LEDR0 kontrolatzen du.
• NSW1 JP1eko datuen 6. bitean irakurtzen da, eta LEDR1 kontrolatzen du.
• NSW2 JP1eko datuen 7. bitean irakurtzen da, eta LEDR2 kontrolatzen du.
• Patroiak NSW9 arte jarraitzen du: JP1eko datuen 14. bitean irakurtzen da, eta LEDR9 kontrolatzen du.

Laborategiko profil honetan, JP1eko noranzko-erregistroan 0 idazteak JP1eko lineak sarrera gisa konfiguratzen ditu, NSW0..NSW9 kontrolek erabiltzen dituztenak barne. Horregatik exekutatzen du programak *JP1_DIR = 0; JP1eko datu-erregistroa irakurri aurretik. Hemen noranzkoa sarrera/irteera da; helbidea, berriz, erregistroa atzitzeko zenbakia.

IDEko lan-eremua kontu bakoitzean gordetzen da. Konpilatu aurretik, egiaztatu main.c fitxategiak NSW0..NSW9 eta LEDR0..LEDR9 lotzen dituen hasierako adibidea duela. Aurreko aldaketak gordeta baditu, eskatu irakasleari hasierako programa emateko edo berrezartzeko. Build ELF botoiak ELF programa konpilatzen du; Enviar a la FPGA botoiak plakan kargatzen du, eta Upload to FPGA ere ager daiteke ingelesezko interfazean.

Jaso laborategiko hiru proba azkar taulan, etengailu-patroi bakoitzeko errenkada bat. Lehenik, aurresan LEDR irteera; ondoren, eragin dagozkien NSW kontrolei eta idatzi plakaren zuzeneko kameran behatutakoa. Probatu banaka: utzi gainerako NSW kontrolak desaktibatuta, eta egiaztatu hori proba bakoitzaren hasieran.

Utzi irekita laborategiko C IDEaren fitxa. Atal honi erantzuteko, beheko zatia erabil dezakezu; konpilatu eta probatu berri duzun hasierako main.c fitxategiko kodea da.

Ondorengo deklarazioak eta begizta hasierako programa horretatik datoz. LEDS C-ko erakuslea da, LEDR irteera-erregistrora zuzendua:

volatile int *LEDS = (int *) 0xFF200000;
volatile int *JP1 = (int *) 0xFF200060;
volatile int *JP1_DIR = (int *) 0xFF200064;

*JP1_DIR = 0;
while (1) {
    *LEDS = (*JP1 >> 5) & 0x3FF;
}

Desplazamenduak LabsLandeko NSW0..NSW9 kontrolek erabiltzen dituzten JP1eko bitak 0.–9. posizioetara eramaten ditu. Maskarak hamar bit horiek soilik uzten ditu, LEDen erregistroan idatzi aurretik.

Adibidez, NSW0 bakarrik aktibatuta dagoenean, JP1eko 5. bitak 1 balio du. >> 5 egin ondoren, balioa 0. bitera pasatzen da eta LEDR0 pizten da. volatile kalifikatzailea erakusleak seinalatzen duen datuari aplikatu behar zaio: JP1 bidez irakurritako erregistroa hardwarearen eraginez alda daiteke, C-ko esleipenik egin gabe. volatile gabe, konpiladorearen optimizazio batek aurreko balioa berrerabil lezake edo erregistroko atzipen errepikatu bat kendu, memoria arruntean alferrikakoa dirudielako.

Itzuli laborategiko Nios V C IDE for DE1-SoC fitxara. Aldatu programa, LEDek etengailu-patroiaren eraldaketa bat erakuts dezaten, eta sakatu Build ELF. Plakarekiko saioak irekita jarraitzen badu, berrerabili dezakezu; iraungi bada, Enviar a la FPGA botoiak beste saio bat abiaraziko du. Sakatu Enviar a la FPGA eta probatu eraldatutako portaera plakan.

Hautatu eraldaketa bat:

• Alderantzikatu etengailuen hamar bitak LEDetan idatzi aurretik: zeroak bat bihurtu, eta batekoak zero.
• Erakutsi zenbaki txikieneko bost NSW kontrolak soilik, LEDR0..LEDR4 irteeretan.
• Desplazatu NSW patroia LED-posizio bat ezkerrera, eta azaldu zer gertatzen den NSW9 kontrolarekin.