Teach দূরবর্তী ল্যাবের পাঠ

শিক্ষক ক্যাটালগ

LabsLand Teach পাঠ

আপনার ক্লাসে ব্যবহারের জন্য সর্বজনীন দূরবর্তী-ল্যাব কার্যক্রম খুঁজে দেখুন।

রিসেট করুন
আরও ফিল্টার

416 পাঠ

416 টি সর্বজনীন পাঠ পাওয়া গেছে

Altera DE1-SoC
  • Altera DE1-SoC
  • 65 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (4/6): contadores y registros de desplazamiento

El alumnado implementa contadores y registros de desplazamiento en Verilog, observa patrones secuenciales en LEDs y explica actualizaciones con reloj.

  • Explicar qué hace un divisor de reloj y usarlo para que el comportamiento de 50 MHz sea visible en cámara.
  • Construir un contador de 4 bits y leer su valor en LED y en un display de 7 segmentos.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (5/6): máquinas de estados finitos

El alumnado diseña una máquina de estados finitos para una salida tipo semáforo, la sintetiza y verifica transiciones en la DE1-SoC.

  • Explicar qué es una máquina de estados finitos en términos de estados, transiciones y salidas.
  • Distinguir máquinas Moore (salidas desde el estado) de máquinas Mealy (salidas desde estado e inputs).

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 75 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (6/6): capstone de FSM, una máquina expendedora

El alumnado sintetiza y sube a la DE1-SoC una FSM de máquina expendedora en Verilog, y prueba interruptores, reset KEY, salida LEDR y crédito en HEX.

  • Diseñar y ampliar una máquina de estados finitos no trivial en hardware real.
  • Construir un controlador de máquina expendedora cuyo estado es el crédito acumulado.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (1/6): tus primeras puertas en hardware real

El alumnado escribe VHDL para puertas lógicas básicas, sintetiza y sube el diseño a la DE1-SoC, y verifica tablas de verdad con interruptores y LEDs reales.

  • Explicar que VHDL describe hardware, no un programa que se ejecuta línea por línea.
  • Usar el flujo de trabajo de la DE1-SoC en LabsLand: editar, Sintetizar, Enviar a la FPGA y observar.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (2/6): tablas de verdad, SOP, mapas de Karnaugh y extensiones opcionales

El alumnado implementa una función booleana en VHDL como SOP canónica, la minimiza con un mapa de Karnaugh y prueba extensiones POS/MUX opcionales si hay tiempo.

  • Derivar una suma de productos (SOP) canónica desde una tabla de verdad.
  • Minimizar una función booleana con un mapa de Karnaugh y leer la expresión simplificada.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (3/6): memoria, biestables D y registros

El alumnado usa procesos con reloj en VHDL para construir un biestable D y un registro de 8 bits, y verifica la memoria en hardware real.

  • Explicar por qué la lógica secuencial necesita memoria y la combinacional no.
  • Describir un biestable D como muestreo y retención en el flanco del reloj, con reset síncrono.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 40 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (4/6): contadores y registros opcionales de desplazamiento

El alumnado construye un contador y un divisor de reloj en VHDL, y prueba extensiones opcionales BCD y de desplazamiento si hay tiempo.

  • Explicar qué hace un divisor de reloj y usarlo para que el comportamiento de 50 MHz sea visible en cámara.
  • Construir un contador de 4 bits y leer su valor en LED y en un display de 7 segmentos.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (5/6): máquinas de estados finitos

El alumnado construye y modifica una FSM Moore de semáforo en la DE1-SoC, con un detector Mealy opcional.

  • Explicar qué es una máquina de estados finitos en términos de estados, transiciones y salidas.
  • Explicar por qué el semáforo es una máquina Moore y reconocer un detector Mealy como extensión opcional.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (6/6): capstone de FSM, una máquina expendedora

El alumnado construye una FSM de máquina expendedora en VHDL, prueba caminos de crédito en hardware y prueba checkpoints opcionales de devolución de cambio si hay tiempo.

  • Ejecutar y explicar una máquina de estados finitos no trivial en hardware real.
  • Construir un controlador de máquina expendedora cuyo estado es el crédito acumulado.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Ensino médio técnico, formação profissional inicial ou primeiros cursos técnicos
  • Português (Brasil)

Lógica digital na DE1-SoC (1/6): suas primeiras portas em hardware real

Escreva portas lógicas em Verilog, sintetize e envie o projeto para uma DE1-SoC real e verifique a tabela-verdade com chaves e LEDs físicos.

  • Explicar que Verilog descreve hardware, e não um programa executado linha por linha.
  • Usar o fluxo de trabalho da DE1-SoC no LabsLand: editar, sintetizar, enviar e observar.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (2/6): tabelas-verdade, SOP/POS, mapas de Karnaugh e um multiplexador

Relacione tabelas-verdade, formas booleanas, mapas de Karnaugh e multiplexadores e teste lógica combinacional minimizada na DE1-SoC.

  • Obter as formas soma de produtos (SOP) e produto de somas (POS) a partir de uma tabela-verdade.
  • Minimizar uma função booleana com um mapa de Karnaugh e extrair a expressão simplificada.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (3/6): memória — flip-flops e registradores

Construa flip-flops D e registradores em Verilog, teste o comportamento de clock e reset e diferencie lógica combinacional de estado armazenado.

  • Explicar por que a lógica sequencial precisa de memória e a lógica combinacional não.
  • Descrever um flip-flop D como amostragem e retenção na borda do clock, com reset síncrono.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 65 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (4/6): contadores e registradores de deslocamento

Implemente contadores e registradores de deslocamento em Verilog, observe padrões sequenciais nos LEDs e explique atualizações acionadas por clock no hardware.

  • Explicar o que faz um divisor de clock e usá-lo para tornar o comportamento a 50 MHz visível aos olhos e à câmera.
  • Construir um contador de 4 bits e ler seu valor nos LEDs e em um display de sete segmentos.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC (5/6): máquinas de estados finitos

Projete uma máquina de estados finitos para controlar saídas como um semáforo, sintetize-a e verifique as transições de estado na DE1-SoC.

  • Explicar uma máquina de estados finitos em termos de estados, transições e saídas.
  • Distinguir máquinas de Moore, cujas saídas dependem do estado, de máquinas de Mealy, cujas saídas dependem do estado e das entradas.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 75 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC (6/6): projeto final de FSM — máquina de venda automática

Projete, sintetize e amplie uma FSM de máquina de venda automática na DE1-SoC, testando moedas, reset, liberação, troco e crédito nos displays.

  • Projetar e ampliar uma máquina de estados finitos não trivial em hardware real.
  • Construir um controlador de máquina de venda cujo estado represente o crédito acumulado.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (1/6): suas primeiras portas em hardware real

Escreva portas lógicas em VHDL, sintetize e envie o projeto para uma DE1-SoC real e verifique a tabela-verdade com chaves e LEDs físicos.

  • Explicar que VHDL descreve hardware, e não um programa executado passo a passo.
  • Usar o fluxo VHDL da DE1-SoC no LabsLand: editar, sintetizar, enviar e observar.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (2/6): tabelas-verdade, SOP, mapas de Karnaugh e extensões opcionais

Implemente em VHDL uma função booleana como SOP canônica, minimize-a com um mapa de Karnaugh e, se houver tempo, experimente extensões POS, MUX e display de 7 segmentos.

  • Obter uma soma de produtos (SOP) canônica a partir de uma tabela-verdade.
  • Minimizar uma função booleana com um mapa de Karnaugh e interpretar a expressão simplificada.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (3/6): memória — flip-flops e registradores

Use processos VHDL sincronizados para construir um flip-flop D e um registrador de 8 bits e comprovar o comportamento de memória no hardware real.

  • Explicar por que a lógica sequencial precisa de memória, ao contrário da lógica combinacional.
  • Descrever o flip-flop D como amostragem e retenção na borda de clock, com reset síncrono.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 40 min
  • Graduação, introdutório
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (4/6): contadores e registradores de deslocamento opcionais

Construa em VHDL um contador com divisor de clock e, se houver tempo, explore extensões opcionais com BCD e registradores de deslocamento.

  • Explicar a função de um divisor de clock e usá-lo para tornar visível o comportamento de 50 MHz.
  • Construir um contador de 4 bits e ler seu valor nos LEDs e em um display de sete segmentos.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (5/6): máquinas de estados finitos

Construa e modifique uma FSM de Moore para um semáforo na DE1-SoC, com uma extensão opcional de detector Mealy.

  • Explicar uma máquina de estados finitos em termos de estados, transições e saídas.
  • Explicar por que o controlador de semáforo é uma máquina de Moore e reconhecer um detector de Mealy como extensão opcional.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Graduação introdutória
  • Português (Brasil)

Lógica digital na DE1-SoC com VHDL (6/6): projeto final de FSM — máquina de venda automática

Construa uma FSM VHDL de máquina de venda automática, teste os caminhos de crédito no hardware e, se houver tempo, experimente checkpoints opcionais.

  • Executar e explicar uma máquina de estados finitos não trivial em hardware real.
  • Construir um controlador de máquina de venda cujo estado represente o crédito acumulado.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Menengah atas teknikal, latihan vokasional awal atau kursus teknikal peringkat awal
  • Bahasa Melayu

Logik digital pada DE1-SoC (1/6): gerbang pertama anda pada perkakasan sebenar

Tulis gerbang logik dalam Verilog, jalankan sintesis dan muat naik reka bentuk ke DE1-SoC sebenar, kemudian sahkan jadual kebenaran dengan suis dan LED fizikal.

  • Menerangkan bahawa Verilog menghuraikan perkakasan, bukan atur cara yang berjalan baris demi baris.
  • Menggunakan aliran kerja DE1-SoC LabsLand: edit, jalankan sintesis, muat naik dan perhatikan.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (2/6): jadual kebenaran, SOP/POS, peta Karnaugh dan pemultipleks

Hubungkan jadual kebenaran, bentuk Boolean, peta Karnaugh dan pemultipleks, kemudian uji logik gabungan minimum pada DE1-SoC.

  • Terbitkan bentuk jumlah hasil darab (SOP) dan hasil darab jumlah (POS) daripada jadual kebenaran.
  • Minimumkan fungsi Boolean dengan peta Karnaugh dan dapatkan ungkapan ringkas.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন
Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Prasiswazah, pengenalan
  • Bahasa Melayu

Logik digital pada DE1-SoC (3/6): ingatan — flip-flop dan daftar

Bina flip-flop D dan daftar dalam Verilog, uji tingkah laku jam dan set semula, serta bezakan logik gabungan daripada keadaan tersimpan.

  • Menerangkan sebab logik jujukan memerlukan ingatan manakala logik gabungan tidak.
  • Menghuraikan flip-flop D sebagai sampel dan tahan pada pinggir jam, dengan set semula segerak.

শিক্ষার্থীদের জন্য প্রশ্ন ও উত্তর দেওয়ার ক্ষেত্র রয়েছে।

পাঠের প্রিভিউ দেখুন ক্লাস সেশন তৈরি করতে সাইন ইন করুন