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218 public lessons available

Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (1/6): tus primeras puertas en hardware real

El alumnado escribe Verilog para puertas lógicas básicas, sintetiza y sube el diseño a la DE1-SoC, y verifica tablas de verdad con interruptores y LEDs reales.

  • Explicar que Verilog describe hardware, no un programa que se ejecuta línea por línea.
  • Usar el flujo de trabajo de la DE1-SoC en LabsLand: editar, Sintetizar, Enviar a la FPGA y observar.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (2/6): tablas de verdad, SOP/POS, mapas de Karnaugh y multiplexores

El alumnado conecta tablas de verdad, formas booleanas, mapas de Karnaugh y multiplexores, y prueba lógica combinacional minimizada en la DE1-SoC.

  • Derivar las formas suma de productos (SOP) y producto de sumas (POS) desde una tabla de verdad.
  • Minimizar una función booleana con un mapa de Karnaugh y leer la expresión simplificada.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (3/6): memoria, biestables D y registros

El alumnado construye biestables D y registros en Verilog, prueba reloj y reset, y distingue lógica combinacional de estado almacenado.

  • Explicar por qué la lógica secuencial necesita memoria y la combinacional no.
  • Describir un biestable D como muestreo y retención en el flanco del reloj, con reset síncrono.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 65 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (4/6): contadores y registros de desplazamiento

El alumnado implementa contadores y registros de desplazamiento en Verilog, observa patrones secuenciales en LEDs y explica actualizaciones con reloj.

  • Explicar qué hace un divisor de reloj y usarlo para que el comportamiento de 50 MHz sea visible en cámara.
  • Construir un contador de 4 bits y leer su valor en LED y en un display de 7 segmentos.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 70 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (5/6): máquinas de estados finitos

El alumnado diseña una máquina de estados finitos para una salida tipo semáforo, la sintetiza y verifica transiciones en la DE1-SoC.

  • Explicar qué es una máquina de estados finitos en términos de estados, transiciones y salidas.
  • Distinguir máquinas Moore (salidas desde el estado) de máquinas Mealy (salidas desde estado e inputs).

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 75 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC (6/6): capstone de FSM, una máquina expendedora

El alumnado sintetiza y sube a la DE1-SoC una FSM de máquina expendedora en Verilog, y prueba interruptores, reset KEY, salida LEDR y crédito en HEX.

  • Diseñar y ampliar una máquina de estados finitos no trivial en hardware real.
  • Construir un controlador de máquina expendedora cuyo estado es el crédito acumulado.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 50 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (1/6): tus primeras puertas en hardware real

El alumnado escribe VHDL para puertas lógicas básicas, sintetiza y sube el diseño a la DE1-SoC, y verifica tablas de verdad con interruptores y LEDs reales.

  • Explicar que VHDL describe hardware, no un programa que se ejecuta línea por línea.
  • Usar el flujo de trabajo de la DE1-SoC en LabsLand: editar, Sintetizar, Enviar a la FPGA y observar.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (2/6): tablas de verdad, SOP, mapas de Karnaugh y extensiones opcionales

El alumnado implementa una función booleana en VHDL como SOP canónica, la minimiza con un mapa de Karnaugh y prueba extensiones POS/MUX opcionales si hay tiempo.

  • Derivar una suma de productos (SOP) canónica desde una tabla de verdad.
  • Minimizar una función booleana con un mapa de Karnaugh y leer la expresión simplificada.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 55 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (3/6): memoria, biestables D y registros

El alumnado usa procesos con reloj en VHDL para construir un biestable D y un registro de 8 bits, y verifica la memoria en hardware real.

  • Explicar por qué la lógica secuencial necesita memoria y la combinacional no.
  • Describir un biestable D como muestreo y retención en el flanco del reloj, con reset síncrono.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 40 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (4/6): contadores y registros opcionales de desplazamiento

El alumnado construye un contador y un divisor de reloj en VHDL, y prueba extensiones opcionales BCD y de desplazamiento si hay tiempo.

  • Explicar qué hace un divisor de reloj y usarlo para que el comportamiento de 50 MHz sea visible en cámara.
  • Construir un contador de 4 bits y leer su valor en LED y en un display de 7 segmentos.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (5/6): máquinas de estados finitos

El alumnado construye y modifica una FSM Moore de semáforo en la DE1-SoC, con un detector Mealy opcional.

  • Explicar qué es una máquina de estados finitos en términos de estados, transiciones y salidas.
  • Explicar por qué el semáforo es una máquina Moore y reconocer un detector Mealy como extensión opcional.

Includes student questions and response prompts.

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Altera DE1-SoC
  • Altera DE1-SoC
  • 45 min
  • Secundaria (16–18 años)
  • Español

Lógica digital en la DE1-SoC con VHDL (6/6): capstone de FSM, una máquina expendedora

El alumnado construye una FSM de máquina expendedora en VHDL, prueba caminos de crédito en hardware y prueba checkpoints opcionales de devolución de cambio si hay tiempo.

  • Ejecutar y explicar una máquina de estados finitos no trivial en hardware real.
  • Construir un controlador de máquina expendedora cuyo estado es el crédito acumulado.

Includes student questions and response prompts.

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