Teach Pelajaran dengan makmal jarak jauh

Pelajaran Teach

Nios V pada DE1-SoC (5/5): antara muka perkakasan terbenam ringkas

Reka bentuk antara muka terbenam ringkas pada Nios V dengan menggabungkan input, LED, output HEX, kod yang dimuat naik dan bukti ujian pada perkakasan sebenar.

  • Nios V for DE1-SoC
  • 50 min
  • Prasiswazah Sains atau Kejuruteraan Komputer
  • ms-MY
  • Digital systems & FPGA · Embedded systems
Log masuk untuk membuat sesi kelas Ada kod kelas?
Nios V for DE1-SoC
Nios V for DE1-SoC · Butiran makmal

Hasil pembelajaran

  • Mereka bentuk tingkah laku terbenam ringkas menggunakan I/O pemetaan memori.

  • Memilih C atau assembly RISC-V berdasarkan kelebihan setiap pelaksanaan.

  • Menggunakan NSW/LEDR serta sekurang-kurangnya satu persisian tambahan yang disahkan.

  • Menggunakan NB0..NB3 secara pilihan sebagai input butang logik melalui JP1.

  • Menyerahkan kod, penerangan dan bukti ujian perkakasan.

Lagi untuk makmal ini

Pratonton aktiviti pelajar

Kandungan aktiviti

Pratonton sahaja. Dalam sesi kelas, pelajar boleh mengisi jawapan dan menyerahkan hasil kerja mereka kepada guru.

1

Ringkasan reka bentuk

8 min

Reka bentuk atur cara ringkas untuk sistem Nios V DE1-SoC. Mulakan dengan contoh daripada pelajaran sebelumnya dan ubah suainya; jangan bermula dengan fail kosong dalam versi 50 minit ini. Atur cara anda mesti menggunakan:

Setiap pelancaran makmal yang baharu memulihkan kod permulaan. “Mulakan dengan contoh daripada pelajaran sebelumnya” bermaksud menyalin atau membina semula bahagian contoh yang berkaitan dan mengubah suainya untuk projek akhir ini. Perubahan yang anda buat dalam sesi terdahulu tidak dipindahkan secara automatik ke sesi baharu.

- NSW0..NSW9 atau sumber input lain yang disahkan.
- LEDR0..LEDR9 atau sumber output lain yang disahkan.
- Sekurang-kurangnya satu persisian tambahan yang disahkan daripada Pelajaran 4: paparan HEX atau pemasa sela.

Anda boleh menulis dalam C atau assembly RISC-V. Gunakan C jika anda mahu menumpukan perhatian pada tingkah laku dan penggunaan daftar. Gunakan assembly hanya jika anda sudah dapat menjejaki dengan yakin gelung Pelajaran 3 yang memuat, menyimpan, menganjak, menggunakan topeng dan melompat.

Sumber input yang disahkan ialah NSW0..NSW9 melalui bit 5 hingga 14 JP1 dan NB0..NB3 melalui bit 0 hingga 3 JP1. Jangan gunakan latihan daftar KEY0..KEY3 FPGAcademy dalam versi serba lengkap ini; profil semasa yang disahkan menggunakan NB0..NB3 sebagai input seperti butang.

Set rujukan untuk reka bentuk ini:

- Gunakan manual FPGAcademy DE1-SoC Computer with Nios V untuk peta memori sistem tetap serta daftar paparan HEX dan pemasa.
- Gunakan Pelajaran 2 untuk menyemak laluan NSW ke JP1 dan seterusnya ke LEDR yang disahkan.
- Gunakan Pelajaran 4 untuk menyemak laluan paparan HEX, pemasa dan butang NB pilihan yang disahkan.

Corak projek akhir yang menghubungkan input yang disahkan, atur cara pelajar, output yang disahkan dan bukti.

Projek akhir yang berjaya mengekalkan skop kecil: pilih input yang disahkan, tulis satu tingkah laku C atau assembly yang jelas, perhatikan output yang disahkan dan rekod bukti.

Pastikan skop sengaja dikecilkan. Projek akhir yang siap lebih baik daripada reka bentuk bercita-cita tinggi yang tidak dapat diuji. Tingkah laku minimum yang berfungsi hendaklah mengikut corak ini: satu corak input, satu peraturan output yang dapat dilihat dan satu kesan persisian tambahan.

Laluan pelaksanaan manakah yang akan anda gunakan?

Terangkan tingkah laku yang anda rancang untuk bina. Sertakan input, output dan persisian tambahan yang akan digunakan.

Nyatakan versi paling kecil yang masih dikira berjaya. Contohnya: “NSW0..NSW3 memilih satu nilai, LEDR0..LEDR3 mencerminkannya dan HEX0 memaparkan nibble rendah yang sama.”

2

Kekangan

6 min

Reka bentuk anda mesti kekal dalam aliran kerja LabsLand Nios V semasa:

- Jangan muat naik fail .sof tersuai.
- Jangan bergantung pada penyahpepijatan aras sumber atau titik henti.
- Jangan gunakan aliran kerja VGA, audio, ADC, PS/2, IrDA, port bersiri atau input video.
- Gunakan NSW0..NSW9 untuk kawalan suis logik LabsLand. Jangan panggilnya port fizikal SW0..SW9.
- Jika anda menggunakan butang, panggilnya NB0..NB3 dan bacanya melalui JP1/GPIO. Jangan panggilnya KEY0..KEY3.

Kekangan manakah yang paling penting untuk reka bentuk anda, dan mengapa?

3

Bina dan uji

24 min

  1. Buka pilihan Nios V CodeIDE untuk C atau assembly.

  2. Laksanakan tingkah laku ringkas yang dirancang.

  3. Klik Build ELF (Bina ELF).

  4. Muat naik fail itu ke FPGA dengan Upload to FPGA.

  5. Uji sekurang-kurangnya tiga kes input dan output.

  6. Rekod hasil setiap kes.

Rekod sekurang-kurangnya tiga ujian projek akhir anda. Gunakan satu baris bagi setiap kes input atau tingkah laku: tulis kes itu, ramalkan hasil yang dapat dilihat, uji pada papan, kemudian tandakan lulus, gagal atau tidak pasti.

Kes ujian Tingkah laku yang dijangka Tingkah laku yang diperhatikan Hasil

Serahkan kod sumber akhir atau gelung atau fungsi utama jika fail penuh terlalu panjang.

Serahkan ringkasan pendek bukti perkakasan. Sertakan output terminal, pemerhatian LED atau paparan HEX dan tangkapan skrin jika tersedia.

4

Terangkan reka bentuk

9 min

Terangkan daftar pemetaan memori yang digunakan oleh atur cara anda dan fungsi setiap daftar.

Apakah yang lebih mudah dalam bahasa pilihan anda, dan apakah yang mungkin lebih mudah dalam bahasa yang satu lagi?

5

Sediakan demonstrasi

3 min

Tulis skrip demonstrasi 30 saat untuk menunjukkan atur cara anda kepada kumpulan lain. Sertakan perkara yang perlu diklik atau ditekan, perkara yang perlu diperhatikan dan maksud hasil tersebut.