Logik digital pada DE1-SoC (1/6): gerbang pertama anda pada perkakasan sebenar

Kebanyakan pengaturcaraan yang anda kenali berjalan pada pemproses: arahan dilaksanakan satu demi satu. Dalam kursus ini, anda akan melakukan sesuatu yang berbeza. Anda akan menghuraikan litar digital dalam bahasa yang dipanggil Verilog, dan cip sebenar akan dikonfigurasikan untuk menjadi litar tersebut. Tiada pemproses yang menjalankan baris kod anda satu demi satu; huraian anda menjadi wayar dan gerbang sebenar yang semuanya beroperasi serentak.

Cip itu ialah FPGA (*Field-Programmable Gate Array*), iaitu litar bersepadu dengan rangkaian besar blok logik yang sambungannya boleh dikonfigurasikan semula. Papan yang digunakan ialah Terasic DE1-SoC dengan FPGA Cyclone V Intel/Altera, papan yang turut digunakan dalam banyak kursus reka bentuk digital universiti. Anda mengakses papan sebenar melalui pelayar dengan LabsLand: pelayan menjalankan Intel Quartus untuk menukarkan Verilog anda kepada fail konfigurasi, memprogram papan fizikal dan menyiarkan kamera langsung supaya anda dapat melihat tindak balas LED sebenar.

Bahagian papan yang akan anda gunakan dalam kursus ini:

- SW[9:0] — 10 suis gelangsar yang anda kawal pada skrin. Suis yang dinaikkan mewakili logik 1.
- KEY[3:0] — 4 butang tekan. Butang ini aktif-rendah: bacaannya ialah 0 apabila ditekan dan 1 apabila dilepaskan.
- CLOCK_50 — isyarat jam 50 MHz yang digunakan mulai Pelajaran 3.
- LEDR[9:0] — 10 LED merah, dengan LEDR0 di hujung kanan baris dan LEDR9 di hujung kiri. LED ini aktif-tinggi: LED menyala apabila dipacu dengan 1.
- HEX0–HEX5 — enam paparan 7 segmen. Paparan ini aktif-rendah: segmen menyala apabila dipacu dengan 0.

Aliran kerja adalah sama dalam setiap pelajaran: editor Verilog LabsLand dibuka dengan satu fail, leds_mirror.v, yang mengandungi modul aras teratas bernama leds_mirror. Anda akan menggantikan seluruh kandungan fail itu dengan reka bentuk latihan sambil mengekalkan nama modul leds_mirror. Kemudian pilih Jalankan sintesis (Synthesize), tunggu sehingga selesai, pilih Muat naik ke FPGA (Upload to FPGA) dan gunakan suis pada skrin sambil memerhatikan kamera. Jika lawatan berpandu atau lapisan bantuan menutupi butang editor, tutup atau langkau lawatan itu sebelum meneruskan.

Gerbang logik menerima satu atau lebih input perduaan dan menghasilkan output perduaan. Enam gerbang merangkumi hampir semua perkara yang akan anda gunakan dalam kursus ini. Dengan input A dan B:

Jadual kebenaran bagi A, B:

- A=0, B=0 -> AND 0, OR 0, NOT A 1, NAND 1, NOR 1, XOR 0
- A=0, B=1 -> AND 0, OR 1, NOT A 1, NAND 1, NOR 0, XOR 1
- A=1, B=0 -> AND 0, OR 1, NOT A 0, NAND 1, NOR 0, XOR 1
- A=1, B=1 -> AND 1, OR 1, NOT A 0, NAND 0, NOR 0, XOR 0

Dalam Verilog, gerbang ini menggunakan operator bit demi bit & | ~ ^. Reka bentuk di bawah menyambungkan suis SW[0] kepada A, suis SW[1] kepada B dan menghantar hasil setiap gerbang kepada satu LED. assign bermaksud “output ini sentiasa sama dengan ungkapan ini”, sama seperti wayar yang disambungkan kepada gerbang logik.

// Pelajaran 1 - templat awal gerbang asas. Gantikan seluruh kandungan leds_mirror.v dengan kod ini.
// Lengkapkan setiap ungkapan TODO sebelum menjalankan sintesis.
module leds_mirror(SW, LEDR);
    input  [9:0] SW;        // SW[0] = A, SW[1] = B (suis lain tidak digunakan)
    output [9:0] LEDR;

    wire A = SW[0];
    wire B = SW[1];

    assign LEDR[0] = TODO_AND_EXPRESSION;       // AND
    assign LEDR[1] = TODO_OR_EXPRESSION;        // OR
    assign LEDR[2] = TODO_NOT_A_EXPRESSION;     // NOT A
    assign LEDR[3] = TODO_NAND_EXPRESSION;      // NAND
    assign LEDR[4] = TODO_NOR_EXPRESSION;       // NOR
    assign LEDR[5] = TODO_XOR_EXPRESSION;       // XOR

    assign LEDR[9:6] = 4'b0000;                 // LED yang tidak digunakan kekal padam
endmodule

Sebelum menjalankannya, tentukan sendiri corak awal LED. Apabila kedua-dua suis diturunkan, A=0 dan B=0. Cari baris itu dalam jadual kebenaran di atas dan tentukan sama ada output setiap gerbang ialah 1. Dalam langkah seterusnya, anda akan membandingkan jangkaan anda dengan papan sebenar.

Sekarang bina litar pada papan sebenar dan bandingkannya dengan jadual kebenaran.

Hantar bukti anda. Ambil tangkapan kamera apabila kedua-dua suis dinaikkan (SW = 11): LEDR0 (AND) dan LEDR1 (OR) sepatutnya menyala, manakala yang lain padam. Lampirkan imej dalam ruang di bawah.