Logika digitala DE1-SoC plakan VHDLrekin (3/6): memoria, D biegonkorrak eta erregistroak

Orain arte, zure diseinu guztiak konbinazionalak izan dira: LEDen balioa etengailuen une horretako posizioen araberakoa zen soilik. Etengailu bat aldatzean, irteera aldatzen da seinaleak ateak zeharkatu bezain laster. Zirkuitu konbinazional batek ez du egoera gordetzen: ez daki zer sarrera zeuden une bat lehenago, eta ez du ezer gogoratzen.

Sistema askok, ordea, memoria behar dute. Kontagailuak uneko balioa jakin behar du hurrengoa sortzeko. CPU batek eragigaiak eta emaitzak gorde behar ditu instrukzioen artean. Semaforo batek une horretan zer kolore erakusten duen jakin behar du hurrengoa erabakitzeko. Sare konbinazional huts batek ezin du hori egin, uneko sarreren arabera bakarrik jokatzen duelako.

Logika sekuentzialak gogoratu egiten du. Irteera uneko sarreren eta gordetako egoeraren araberakoa da; egoerak aurretik gertatutakoa jasotzen du. Egoera-bit bat gordetzen duen oinarrizko elementua biegonkorra da (flip-flop). Erlojuak zehazten du biegonkor bakoitza noiz eguneratzen den.

DE1-SoC plakak etengabe dabilen 50 MHz-eko CLOCK_50 erlojua eskaintzen du: segundoko 50.000.000 ziklo egiten dituen uhin karratua. Ikasgai honetatik aurrera, ikastaroko diseinu sekuentzialek sarrera gisa deklaratu behar dute. blink.vhd hasierako txantiloiak ez du erlojurik deklaratzen; gehitu CLOCK_50 : in std_logic entitatearen portu-zerrendan. Hori ahaztea ohiko errorea da diseinu sekuentzialetan.

D biegonkorra oinarrizko memoria-elementu bat da. D datu-sarrera, erloju-sarrera eta Q irteera ditu. Honako arau honi jarraitzen dio:

Erlojuaren goranzko ertz bakoitzean, Q-k D-ren balioa hartzen du eta hurrengo goranzko ertzera arte mantentzen du.

Ertzen artean, D aldatzeak ez du Q aldatzen: Q bere horretan geratzen da. Biegonkorrak lagina hartu eta balioa mantentzen du: erlojua 0-tik 1-era igarotzen den unean D lagintzen du, eta gero lagin hori gordetzen du. Horrela lortzen da memoria: D berriz 0 izan arren, Q-k 1 izaten jarrai dezake hurrengo ertzera arte, hartutako lagina gogoratzen duelako.

Nola idatzi VHDLn: bi ideia berri.

Lehenengoa erlojudun prozesua da. Ertzean aktibatzen den portaera process(CLOCK_50) eta if rising_edge(CLOCK_50) then bidez deskribatzen da. Baldintza horren barruko seinale-esleipenek adierazten dute biegonkor bakoitzak zer hartuko duen goranzko ertzean.

Bigarrena <= seinale-esleipena da. VHDLn, Q <= SW(0); seinale bati egindako esleipena da. Erlojudun prozesu honetan, biegonkorraren balioa ertzean eguneratzea deskribatzen du. Esleipenak ez du seinalea berehala aldatzen prozesuko hurrengo lerroarentzat; eguneraketa gero aplikatzeko programatzen da. Horrela, hainbat erregistrok ertzean dituzten balio zaharrak erabil ditzakete batera eguneratzeko. VHDLko aldagaiak, berriz, := bidez esleitzen dira eta berehala aldatzen dira prozesuaren barruan. Seinale bati ezin zaio zuzenean := aplikatu. Aldagaiak erabilgarriak izan daitezke, baina ikastaro honetan gordetako balioak seinale gisa adieraziko ditugu. Arau praktikoa: erabili seinaleak eta <= biegonkorren, erregistroen, kontagailuen eta FSMen egoeraren balioak esleitzeko.

Reset sinkronoa. Q balio ezagun batera berrezartzeko kontrola ere behar dugu: reset seinalea. Reset sinkronoa goranzko ertzaren baldintzaren barruan egiaztatzen da; beraz, erlojuaren ertzean bakarrik eragiten du:

process(CLOCK_50)
begin
    if rising_edge(CLOCK_50) then
        if KEY(0) = '0' then Q <= TODO_RESET_VALUE;
        else                  Q <= TODO_D_INPUT;
        end if;
    end if;
end process;

KEY maila baxuan aktibatzen denez, sakatuta dagoenean 0 irakurtzen da. Horregatik, KEY(0) = '0' egia da reset sakagailua sakatuta mantentzen den bitartean.

Eraiki D biegonkor bat benetako plakan. Konexioak: SW(0) = D, KEY(0) = reset (maila baxuan aktiboa), LEDR(0) = Q, eta LEDR(1) = not Q.

Irakurri hau probatu aurretik. 50 MHz-etan, Q-k D segundoko 50.000.000 aldiz lagintzen du, begiek edo kamerak bereiz dezaketena baino askoz azkarrago. Zirkuituak D gordetzen badu ere, ezin izango duzu gordetze hori ikusi: SW(0) mugitzean, LEDR(0)-k berehala erantzuten duela dirudi. Ariketa honetan batez ere resetaren eragina ikusiko duzu. Hauek dira behaketak:

• SW(0) goian dagoela (D=1), LEDR(0) piztuta dago, eta not Q erakusten duen LEDR(1), itzalita.
• KEY(0) sakatuta mantentzen baduzu (0 irakurtzen da, eta reseta aktibo dago), LEDR(0) itzali egiten da, nahiz eta SW(0) goian egon. Resetak lehentasuna du datuaren aurrean.
• KEY(0) askatzean, LEDR(0) berriz SW(0)-ren araberakoa da.

Memoria hurrengo ariketan (2-B) ikusiko duzu argi. Hemen, egiaztatu resetak datu-sarreraren gainetik lehentasuna duela.

-- Ikaslearen txantiloia: osatu TODO lerroak sintetizatu aurretik.
-- 3. ikasgaia - 2-A ariketa: D biegonkorra.
-- SW(0)=D, KEY(0)=reset (maila baxuan aktiboa), LEDR(0)=Q, LEDR(1)=not Q.
library ieee;
use ieee.std_logic_1164.all;

entity blink is
    port (
        CLOCK_50 : in  std_logic;
        KEY      : in  std_logic_vector(3 downto 0);
        SW       : in  std_logic_vector(9 downto 0);
        LEDR     : out std_logic_vector(9 downto 0)
    );
end entity blink;

architecture rtl of blink is
    signal Q : std_logic := '0';
begin
    process(CLOCK_50)
    begin
        if rising_edge(CLOCK_50) then
            if KEY(0) = '0' then Q <= TODO_RESET_VALUE;
            else                  Q <= TODO_D_INPUT;
            end if;
        end if;
    end process;

    LEDR(0) <= TODO_Q_OUTPUT;
    LEDR(1) <= TODO_NOT_Q_OUTPUT;
    LEDR(9 downto 2) <= (others => '0');
end architecture rtl;

Erregistro bat paraleloan jarritako N biegonkorrek osatzen dute. Ariketa honetako D biegonkorrek erloju eta reset bera dute. 8 biteko erregistroak 8 bit gordetzen ditu. Karga paraleloak sarrerako 8 bitak aldi berean kopiatzen ditu erregistrora, erlojuaren ertz batean: biegonkor bakoitzak dagokion bita hartzen du.

Memoria ikusgarri egiteko, karga-kontrola (load) erabiliko duzu. Datuak ertz guztietan hartu ordez, biegonkor soilean bezala, erregistroak karga aktibatuta dagoenean bakarrik hartuko ditu. Karga desaktibatuta dagoenean, etengailuak alda ditzakezu gordetako balioa aldatu gabe. Konexioak: SW(7 downto 0) = datuak, KEY(0) = reset (maila baxuan aktiboa), KEY(1) = karga (maila baxuan aktiboa).

KEY maila baxuan aktibatzen denez, kargatzeko sakatu eta askatu KEY(1). Sakatzean 0 irakurtzen da, eta kodeak KEY(1) = '0' egiaztatzen du. KEY(1) erlojuarekin lagintzen da; ez da hardwarez erreboteak kendutako erloju-seinale bat. Diseinuak botoiaren maila egiaztatzen du goranzko ertz bakoitzean. Botoia sakatuta dagoen bitartean behin eta berriz kargatzen da; askatu ondoren, balioa gordeta geratzen da. Hori nahikoa da ariketa honetako behaketarako.

-- Ikaslearen txantiloia: osatu TODO lerroak sintetizatu aurretik.
-- 3. ikasgaia - 2-B ariketa: 8 biteko karga paraleloko erregistroa.
-- SW(7 downto 0)=datuak, KEY(0)=reset, KEY(1)=karga. KEY sarrerak maila baxuan aktiboak dira.
library ieee;
use ieee.std_logic_1164.all;

entity blink is
    port (
        CLOCK_50 : in  std_logic;
        KEY      : in  std_logic_vector(3 downto 0);
        SW       : in  std_logic_vector(9 downto 0);
        LEDR     : out std_logic_vector(9 downto 0)
    );
end entity blink;

architecture rtl of blink is
    signal Q : std_logic_vector(7 downto 0) := (others => '0');
begin
    process(CLOCK_50)
    begin
        if rising_edge(CLOCK_50) then
            if KEY(0) = '0' then
                Q <= TODO_RESET_VECTOR;
            elsif KEY(1) = '0' then
                Q <= TODO_LOAD_VALUE;
            end if; -- bestela, Q-k aurreko balioa mantentzen du
        end if;
    end process;

    LEDR(7 downto 0) <= TODO_REGISTER_OUTPUT;
    LEDR(9 downto 8) <= (others => '0');
end architecture rtl;

Erantsi zure ebidentzia. Erabili 5. urratseko pantaila-argazkia. Urrats hori argazkirik hartu gabe gainditu baduzu, errepikatu 3.–5. urratsak, eta hartu argazkia berriz kargatu edo berrezarri aurretik. Irudiak erakutsi behar du erregistroak balioa mantentzen duela. LEDR(7 downto 0) LEDek lehen kargatutako 10101010 balioa erakutsi behar dute; aldi berean, pantailako SW(7 downto 0) etengailuek beste patroi bat izan behar dute, adibidez 01010101, eta ez duzu KEY(1) sakatu behar aldaketa egin ondoren. Irudian, kamerako LEDak eta pantailako etengailuen posizio desberdinak agertu behar dira. Erantsi irudiaren erreferentzia edo esteka.

Sistema digitaletako memoria eraikitzeko bi oinarrizko elementu egin dituzu: D biegonkorra (bit bat, erlojuaren ertzean datua hartu eta mantentzen duena) eta erregistroa (paraleloan kargatutako hainbat biegonkor, karga desaktibatuta dagoenean balioa mantentzen dutenak). rising_edge(CLOCK_50) duen VHDL prozesua eta <= seinale-esleipenak erabili dituzu, eta maila baxuan aktibatzen den KEY sarrera kontrol gisa erabiltzen ikusi duzu.

Hurrengo ikasgaietarako oharra: bi reset mota. Ikasgai honetako bi diseinuek reset sinkronoa erabili dute: rising_edge baldintzaren barruan egiaztatzen da, eta goranzko ertzean bakarrik eragiten du. 4. ikasgaiko erloju geldoko diseinuetan, eta ondoren 5.–6. ikasgaietako egoera-makinetan, maila baxuan aktibatzen den reset asinkronoa ere ikusiko duzu. Reset-seinalea prozesuaren sentikortasun-zerrendan sartzen da, adibidez process(..., KEY), eta if KEY(0) = '0' then ... adarra erlojuaren adarraren aurretik jartzen da. Horrek zirkuitua hasierako egoera definitura eramaten du, erloju geldoaren zain egon gabe. Kameraren eguneratzeak eta sarearen atzerapenak ez dute aldaketa elektrikoaren une zehatza erakusten.