Logika digitala DE1-SoC plakan VHDL erabiliz (1/6): zure lehen ateak benetako hardwarean

Ezagutzen dituzun programa gehienak prozesadore batean exekutatzen dira: instrukzioak bata bestearen ondoren egiten dira. Ikastaro honetan, zirkuitu digital bat deskribatuko duzu VHDL izeneko lengoaian. Benetako txip bat zirkuitu hori gauzatzeko konfiguratuko da. Diseinu honetan ez dago zure lerroak banan-banan exekutatzen dituen prozesadorerik: deskribatutako konexioek eta ate logikoek aldi berean funtzionatzen dute.

Txipa FPGA bat da (Field-Programmable Gate Array): berriz konfigura daitezkeen bloke logiko eta konexio ugari dituen zirkuitu integratua. Plaka Terasic DE1-SoC bat da, Intel/Altera-ren Cyclone V FPGA batekin; diseinu digitaleko unibertsitate-ikastaroetan asko erabiltzen da. LabsLand bidez, nabigatzailetik sartuko zara benetako plaka batera. Zerbitzari batek Intel Quartus erabiltzen du zure VHDL deskribapena konfigurazio-fitxategi bihurtzeko; ondoren, plaka fisikoa programatzen da. Zuzeneko kameran ikusiko duzu nola erantzuten duten benetako LEDek.

Ikastaro honetan erabiliko dituzun plakaren osagaiak:

• SW(9 downto 0): pantailatik kontrolatzen dituzun 10 etengailu lerragarri. Etengailua goian dagoenean, 1 logikoa ematen du.
• KEY(3 downto 0): 4 sakagailu. Maila baxuan aktibatzen dira: sakatuta, 0 irakurtzen da; askatuta, 1.
• CLOCK_50: 50 MHz-eko erloju-seinalea; 3. ikasgaitik aurrera erabiliko duzu.
• LEDR(9 downto 0): 10 LED gorri. LEDR0 lerroaren eskuineko muturrean dago, eta LEDR9, ezkerrekoan. Maila altuan aktibatzen dira: LED bat pizteko, haren seinalea 1 jarri behar da.
• HEX0–HEX5: 7 segmentuko sei bistaratzaile. Maila baxuan aktibatzen dira: segmentu bat pizten da dagokion bitak 0 balio duenean.

Lan-prozesu bera erabiliko duzu ikasgai guztietan. LabsLandeko VHDL editorea blink.vhd fitxategiarekin irekitzen da. Fitxategiak blink izeneko goi-mailako entitatea (top-level) dauka: diseinu osoaren sarrera eta irteerak definitzen dituen entitatea. Ordeztu fitxategiaren eduki osoa ariketako diseinuarekin, entitatearen blink izena mantenduz. Sakatu Sintetizatu, itxaron amaitu arte, sakatu FPGAra igo eta erabili pantailako etengailuak kamera behatzen duzun bitartean. Gida batek edo laguntza-leiho batek editoreko botoiak estaltzen baditu, itxi edo saltatu aurrera egin aurretik.

Ate logiko batek sarrera bitar bat edo gehiago hartzen ditu, eta irteera bitar bat ematen du. Sei ate hauekin egingo duzu ikastaroko lanaren zatirik handiena. A eta B sarrerak erabilita:

A eta B sarreren egia-taula:

• A=0, B=0 → AND 0, OR 0, NOT A 1, NAND 1, NOR 1, XOR 0
• A=0, B=1 → AND 0, OR 1, NOT A 1, NAND 1, NOR 0, XOR 1
• A=1, B=0 → AND 0, OR 1, NOT A 0, NAND 1, NOR 0, XOR 1
• A=1, B=1 → AND 1, OR 1, NOT A 0, NAND 0, NOR 0, XOR 0

VHDL lengoaian, ate horiek and, or, not eta xor eragile logikoekin idazten dira. Beheko diseinuak SW(0) etengailua A seinaleari lotzen dio, eta SW(1), B seinaleari. Ate bakoitzaren emaitza LED batera bidaltzen du. LEDR(0) <= A and B; bezalako esleipen konkurrente batek adierazten du irteerak une oro adierazpen horri jarraitzen diola. entity blink zatiak sarrerak eta irteerak deklaratzen ditu; architecture rtl of blink zatiak haien arteko logika deskribatzen du.

-- Ikaslearen txantiloia: osatu TODO lerroak sintetizatu aurretik.
-- 1. ikasgaia: oinarrizko ateak. Ordeztu blink.vhd fitxategiko eduki OSOA diseinu honekin.
library ieee;
use ieee.std_logic_1164.all;

entity blink is
    port (
        SW   : in  std_logic_vector(9 downto 0);  -- SW(0)=A, SW(1)=B
        LEDR : out std_logic_vector(9 downto 0)
    );
end entity blink;

architecture rtl of blink is
    signal A, B : std_logic;
begin
    A <= SW(0);
    B <= SW(1);

    LEDR(0) <= TODO_AND;          -- TODO: AND adierazpena
    LEDR(1) <= TODO_OR;           -- TODO: OR adierazpena
    LEDR(2) <= TODO_NOT_A;      -- TODO: NOT A adierazpena
    LEDR(3) <= TODO_NAND;        -- TODO: NAND adierazpena
    LEDR(4) <= TODO_NOR;         -- TODO: NOR adierazpena
    LEDR(5) <= TODO_XOR;         -- TODO: XOR adierazpena
    LEDR(9 downto 6) <= (others => '0');  -- Erabili gabeko LEDak itzalita
end architecture rtl;

Diseinua plakan probatu aurretik, egin hasierako iragarpena. Bi etengailuak behean badaude, A=0 eta B=0: bilatu errenkada hori egia-taulan, eta erabaki sei ateetako bakoitzaren irteera 1 den ala ez. Hurrengo urratsean, iragarpena benetako plakarekin alderatuko duzu.

Eraiki orain zirkuitua benetako plakan, eta egiaztatu egia-taularen arabera funtzionatzen duela.

Erantsi zure ebidentzia. Hartu kameraren pantaila-argazki bat bi etengailuak goian daudela (SW = 11): LEDR0 (AND) eta LEDR1 (OR) piztuta agertu behar dira, eta gainerakoak itzalita. Erantsi irudiaren erreferentzia edo esteka erantzunean.